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CPLD基板仕様

　用意したCPLD基板は、次のように考えて
　手で半田付けしています。

クロック入力は、１ピンだけに限定
リセット入力がある
クロック、リセット以外は、自由に使える
８ビットごとに分けて、外部とインタフェース可能
電源がきていることをLEDで表示
JTAGインタフェースピンを基板上に用意

　ピンアサインは、以下。

GroupA : FB1 : 1 2 3 4 6 7 8 9 (5:CLOCK)
GroupB : FB3 : 11 12 13 14 18 19 20 22
GroupC : FB4 : 24 25 26 27 28 29 33 34
GroupD : FB2 : 35 36 37 38 40 42 43 44 (39:RESET)

　各ピンは、ピン番号の若い方がLSBになるように
　配置していきます。



　コネクタと各グループのピンアサインは、以下。

   A   B   C   D
 1 Vcc Vcc Vcc Vcc
 2 9   22  34  44
 3 8   20  33  43
 4 7   19  29  42
 5 6   18  28  40
 6 4   14  27  38
 7 3   13  26  37
 8 2   12  25  36
 9 1   11  24  35
10 GND GND GND GND

　Vcc、GNDがあると、コネクタの先にある
　電子回路を動かせます。

　クロックは、4MHzか11.776MHzを利用。



　リセットは、積分回路。




　基板写真の右側にあるコネクタ類は
　ATtiny2313を使い、CPLDとマイコン
　での協調動作を実現できます。

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