Timer Auto Set

　デジタル回路は、ほぼFPGAの中に入れて動かす
　時代になりましたが、FPGAを使うまでもない時
　もあります。

　電源投入から数秒経過したなら、接点を閉じる回路が
　必要になったので、次の回路を試作してみました。



　発振器、カウンタ、ラッチという３ブロック構成を
　考えて、回路にしてみました。

　秒単位の発振器を探すのが面倒だったので
　点滅LEDを発振器の代用品にしました。

　点滅LEDは、秋月電子で入手。



　カウンタは、手持ちの74HC4040を利用。



　ラッチには、ワンゲートICを使いました。



　ラッチは、パワーオンでリセットしておき
　カウンタの出力で、'H'を記憶します。

　ラッチの入力は、電源電圧を接続しているので
　クロックが入るたびに、論理値の'H'を記憶。

　接点は、NPNトランジスタのコレクタに接続。
　NPNトランジスタのベースに制御信号を印加
　して、コレクタからエミッタに電流が流れる
　道を作ります。

　ラッチのクロックは、８秒から１０秒に一度
　L→Hと変化するので、この周期で出力Qの論理
　値が確定します。

　見かけ上は、一度'L'から'H'になるだけですが
　何度も'H'を出力することを、繰り返します。

　カウンタは、処理が終わったならリセットすべきと
　意見を貰ったので、回路を見直して以下とします。



　ヒステリシスを持ったゲートを使い、カウンタ
　のクロックの電圧レベルが確保されるように変更。

　カウンタのリセットは、電源投入時と処理終了後の
　２ステージなので、負論理入力の論理和を使っての
　対応にしました。

　タイミングチャートは、次のようになります。

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