前準備

　FPGAで実現したい内容を決めてから、ISEWebPackを使います。
　ISEWebPackを起動してから、実現内容を決めるのではないこと
　に注意してください。

　ここでは、論理演算のうちANDを、スイッチとLEDでテスト
　する内容を利用します。

　ANDの真理値表は、以下です。



　VHDLコードに変換するために、手順を踏んでいきます。

　entityを作成するため、図を描きます。



　テキストエディタで、次のファイルを作成します。
  （ファイル名は、ltst0.txtとします。）

    AIN  0  1
    BIN  0  1
    XOUT 1  1

　gawkを利用して、entityを記述します。

    gawk -f econ.awk ltst0.txt > ltest0.txt{enter}

　生成された内容は、以下となります。

    entity ??? is 
      port(
        AIN : in  std_logic;
        BIN : in  std_logic;
        XOUT : out std_logic;
      );
    end ??? ;

　portの右ブレスの前には、セミコロンを入れないので
　テキストエディタで修正します。

    entity ??? is 
      port(
        AIN : in  std_logic;
        BIN : in  std_logic;
        XOUT : out std_logic --;
      );
    end ??? ;

　architectureを作成するため、図を描きます。

　出力から、入力に向けて定義していきます。



　図から、コードを作成します。

    signal iXOUT : in  std_logic;

    XOUT <= iXOUT ;

　iXOUTをANDから出力します。



　図から、コードを作成します。

    signal iAIN : in  std_logic;
    signal iBIN : in  std_logic;

    iXOUT <= iAIN and iBIN ;

　iAIN、iBINをAIN、BINと接続します。



　図から、コードを作成します。

    iAIN <= AIN ;
    iBIN <= BIN ;

　architectureにまとめます。
  （ファイル名は、ltest1.txtとします。）

  architecture Behavioral of ??? is
    signal iAIN  : in  std_logic;
    signal iBIN  : in  std_logic;
    signal iXOUT : in  std_logic;
  begin
    -- output
    XOUT <= iXOUT ;

    -- internal logic
    iXOUT <= iAIN and iBIN ;

    -- input
    iAIN <= AIN ;
    iBIN <= BIN ;

  end Behavioral;

　copyを利用して、ファイルを合体します。

    copy ltest0.txt+ltest1.txt ltest0.vhd{enter}

　VHDLコードができたので、ISEWebPackを利用して
　　文法チェック
　　　↓
　　論理合成
　　　↓
　　配置配線
　　　↓
　　ダウンロードファイル作成
　と作業を進めます。

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